電子驅(qū)動ic供應商(圖)-數(shù)字芯片設計實訓-花都區(qū)數(shù)字芯片

在數(shù)字IC設計流程中，前端設計工程師，根據(jù)SPEC，完成RTL實現(xiàn)之后，有一步非常重要的環(huán)節(jié)，就是綜合，那么什么是綜合呢？

綜合是一種在眾多結構、速度、功能已知的邏輯單元庫的基礎上，以滿足時序、面積、邏輯網(wǎng)絡結構為目標的從寄存器傳輸級（RTL）到門級的映射方案，它將行為級描述，映射成為了要求工藝庫下的，標準門單元電路的拓撲連接。

瑞泰威驅(qū)動IC廠家，是國內(nèi)IC電子元器件的代理銷售企業(yè)，專業(yè)從事各類驅(qū)動IC、存儲IC、傳感器IC、觸摸IC銷售，品類齊全，具備上百個型號。

尺寸縮小有其物理限制

不過，制程并不能無限制的縮小，當我們將晶體管縮小到 20 奈米左右時，就會遇到物理中的問題，讓晶體管有漏電的現(xiàn)象，抵銷縮小 L 時獲得的效益。作為改善方式，就是導入 FinFET（Tri-Gate）這個概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導入這個技術，數(shù)字芯片設計實訓，能減少因物理現(xiàn)象所導致的漏電現(xiàn)象。

（Source：www.slideshare.net）

更重要的是，藉由這個方法可以增加 Gate 端和下層的接觸面積。在傳統(tǒng)的做法中（左上圖），接觸面只有一個平面，但是采用 FinFET（Tri-Gate）這個技術后，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對縮小尺寸有相當大的幫助。

后，則是為什么會有人說各大廠進入 10 奈米制程將面臨相當嚴峻的挑戰(zhàn)，主因是 1 顆原子的大小大約為 0.1 奈米，在 10 奈米的情況下，一條線只有不到 100 顆原子，在制作上相當困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質(zhì)，電視數(shù)字芯片，就會產(chǎn)生不的現(xiàn)象，影響產(chǎn)品的良率。

如果無法想象這個難度，可以做個小實驗。在桌上用 100 個小珠子排成一個 10×10 的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，后使他形成一個 10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標究竟是多么艱巨。

隨著三星以及臺積電在近期將完成 14 奈米、16 奈米 FinFET 的量產(chǎn)，兩者都想爭奪 Apple 下一代的 iPhone 芯片代工，我們將看到相當精彩的商業(yè)競爭，同時也將獲得更加省電、輕薄的手機，要感謝摩爾定帶來的好處呢。

集成電路規(guī)模的飛速增長，使得集成電路功能復雜度日益提升，一方面為信息技術產(chǎn)業(yè)帶來了生機和活力，另一方面也產(chǎn)生了許多問題和挑戰(zhàn)。集成電路的功能正確性是這些問題和挑戰(zhàn)中的首要考慮因素，必須引起我們足夠的重視。傳統(tǒng)的功能驗證主要通過驗證工程師手工編寫測試激勵來進行，驗證效率較為低下。

隨著技術的發(fā)展，OVM、UVM等的驗證方法被成功引入，擴充了驗證技術庫。但這些驗證方法主要基于信號層級或事務層級來進行，高壓數(shù)字芯片，并沒有從更高層次的功能點角度去考慮驗證問題。功能點的標準化概括、提取和層次分解仍然存在不足，而且測試激勵需要人為去進行封裝和組織，一定程度加大了驗證平臺搭建難度。為了彌補驗證技術上在功能建模和激勵自動生成上的缺陷，從不同角度去探究新的驗證方法，課題組開展了相應的研究工作。

研究工作和技術進步主要包括以下幾點:1、基于集成電路功能特點以及對功能規(guī)范的分析，針對集成電路功能驗證需求，課題組共同創(chuàng)建了基于功能規(guī)范的功能模型F-M；針對該功能模型，開發(fā)出一套功能模型描述語言，并定義相應語法規(guī)則，用以描述數(shù)字系統(tǒng)、IP核等模塊的功能行為。2、利用語言C/C++編寫出解析編譯器P-C，對上述功能模型語言進行解析，自動生成激勵生成器和斷言檢測器，構建出SystemVerilog驗證平臺，自動產(chǎn)生測試激勵。