數(shù)字ic設(shè)計需要哪些知識-數(shù)字ic設(shè)計-霍爾傳感電子驅(qū)動ic

隨著深亞微米CMOS工藝的發(fā)展，工藝尺寸的縮小使模擬電路的設(shè)計變得更加復雜，盡可能采用數(shù)字電路代替模擬電路成為發(fā)展的趨勢。鎖相環(huán)作為時鐘產(chǎn)生電路是射頻通信系統(tǒng)中的關(guān)鍵模塊，其中全數(shù)字鎖相環(huán)具有良好的集成性、可移植性和可編程性，以及能夠?qū)崿F(xiàn)較好的相位噪聲指標等優(yōu)勢，得到了越來越廣泛的研究和發(fā)展。本文著重于2.4GHz CMOS全數(shù)字鎖相環(huán)的研究與設(shè)計，主要工作包括:

1)首先分析并推導了全數(shù)字鎖相環(huán)的主要性能指標，接著分析了I型和II型全數(shù)字鎖相環(huán)的原理和結(jié)構(gòu)特點，并分析了環(huán)路參數(shù)對整個環(huán)路特性與穩(wěn)定性的影響。

2)提出一種用于時間數(shù)字轉(zhuǎn)換器(Time-to-Digital Converter，TDC)的互補比較器的結(jié)構(gòu)，在傳統(tǒng)比較器結(jié)構(gòu)的基礎(chǔ)上，疊加一個與之互補的比較器，能夠輸出波形的毛刺，降低輸入失調(diào)電壓，數(shù)字ic設(shè)計需要哪些知識，提高比較器的工作速度，進而改善比較器的精度。

3)提出一種可重構(gòu)數(shù)字濾波器(Digital Loop Filter，DLF)，將DLF的參數(shù)KP、KI做成芯片外的控制端口，通過片外手動調(diào)節(jié)來改變芯片內(nèi)部的參數(shù)，可以改變?nèi)珨?shù)字鎖相環(huán)的帶寬，開環(huán)和閉環(huán)響應，以及幅度響應等，終能夠方便地在片外調(diào)節(jié)，使環(huán)路達到鎖定狀態(tài)。

4)分析和設(shè)計了一款數(shù)控振蕩器(Digitally Coolled Oscillator，DCO)，采用CMOS交叉耦合LC振蕩器，包括粗調(diào)、中調(diào)和精調(diào)三個電容陣列和ΔΣ調(diào)制器。其中，粗調(diào)單元采用MIM電容，中調(diào)和精調(diào)單元采用兩對反向連接的PMOS對管構(gòu)成MOS電容，本文DCO的增益為300kHz左右，使用ΔΣ調(diào)制器后，DCO的分辨率可以達到5kHz左右。

轉(zhuǎn)換：將HDL/VHDL的描述，轉(zhuǎn)換成獨立于工藝的寄存器傳輸級（RTL）網(wǎng)標，其中這些RTL模塊之間通過連線，實現(xiàn)互通互聯(lián)。

映射：在綜合環(huán)境中，目標工藝庫（例如：TSM﹨TSMC22），將RTL級網(wǎng)標映射到目標工藝庫上面，形成門級網(wǎng)標。

優(yōu)化：設(shè)計人員添加相應的時序、面積約束。綜合器以滿足約束條件為目標，進行網(wǎng)標級別的優(yōu)化。約束不同，數(shù)字ic設(shè)計基礎(chǔ)知識，然后得到的網(wǎng)標會不一樣，并且，DC的合成策略是時序優(yōu)先，所以只有在滿足時序約束的基礎(chǔ)上，才會進行面積的優(yōu)化。如果經(jīng)過優(yōu)化，依然不能滿足時序要求，則在后面時序報告中，將會出現(xiàn)時序違例的路徑，在前端綜合過程中，數(shù)字ic設(shè)計，我們一般只考慮建立時間（setup time）。設(shè)計人員需要分析時序違例的路徑，進行各種處理，直到滿足建立時間約束。

瑞泰威驅(qū)動IC廠家，是國內(nèi)IC電子元器件的代理銷售企業(yè)，專業(yè)從事各類驅(qū)動IC、存儲IC、傳感器IC、觸摸IC銷售，品類齊全，具備上百個型號。

尺寸縮小有其物理限制

不過，制程并不能無限制的縮小，當我們將晶體管縮小到 20 奈米左右時，就會遇到物理中的問題，讓晶體管有漏電的現(xiàn)象，抵銷縮小 L 時獲得的效益。作為改善方式，就是導入 FinFET（Tri-Gate）這個概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導入這個技術(shù)，能減少因物理現(xiàn)象所導致的漏電現(xiàn)象。

（Source：www.slideshare.net）

更重要的是，藉由這個方法可以增加 Gate 端和下層的接觸面積。在傳統(tǒng)的做法中（左上圖），接觸面只有一個平面，但是采用 FinFET（Tri-Gate）這個技術(shù)后，接觸面將變成立體，可以輕易的增加接觸面積，數(shù)字ic設(shè)計代碼網(wǎng)站，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對縮小尺寸有相當大的幫助。

后，則是為什么會有人說各大廠進入 10 奈米制程將面臨相當嚴峻的挑戰(zhàn)，主因是 1 顆原子的大小大約為 0.1 奈米，在 10 奈米的情況下，一條線只有不到 100 顆原子，在制作上相當困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質(zhì)，就會產(chǎn)生不的現(xiàn)象，影響產(chǎn)品的良率。

如果無法想象這個難度，可以做個小實驗。在桌上用 100 個小珠子排成一個 10×10 的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，后使他形成一個 10×5 的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標究竟是多么艱巨。

隨著三星以及臺積電在近期將完成 14 奈米、16 奈米 FinFET 的量產(chǎn)，兩者都想爭奪 Apple 下一代的 iPhone 芯片代工，我們將看到相當精彩的商業(yè)競爭，同時也將獲得更加省電、輕薄的手機，要感謝摩爾定帶來的好處呢。